現在、主流となっている設計法は、ハードウェア記述言語のVHDLやVerilog-HDLに代表される、Register Transfer Level(RTL)設計である。トランジスタレベルの設計から考えれば抽象度が高く、設計の生産性が高いとはいえ、SOC設計などの非常に大規模で複雑な設計を行う場合には、現在のRTL設計では設計の生産性が追いつかなくなることは明白で、設計者は１つの製品を開発するために多大な手間をかけなければならなくなる。 このような事態に陥ってしまうと、設計の生産性が低下してしまい、半導体産業全体の発展の妨げとなってしまうことは明らかである。 また、半導体産業における製品の寿命は次第に短くなってきており、そのため、企業は短期間で新たな製品を開発しなければならず、そのために現在では１つの製品を開発するために、多くの人材と費用をかけなければならないのが現状である。 以上のような理由から、現在の主流であるRTL設計では、半導体産業の発展に歯止めがかかってしまうことがわかる。要約すれば、半導体の集積度の向上に比べて、LSI設計の生産性の向上が遅れているというギャップが、半導体産業の発展にとって大きな問題となっているということである。
そこで、この問題を解決するための手法としては、現在の設計方法であるRTL設計よりもより抽象度の高い設計方法を用いて設計することにより、設計の生産性を向上させる高レベル設計の手法や、すでに設計されたデータを設計の一部として用いることで設計の手間を減らし、設計の生産性を向上させる設計の再利用の手法などが考えられている。 特に、設計の再利用の手法では、すでに設計されたデータをIP(intellectual property)と呼び、設計のアルゴリズムやソフトウェアなどのノウハウのことを指す。
ここで、あげた２つの手法は、設計の効率化に対する互いに異なるアプローチというわけではなく、高レベル設計の手法ではIPの再利用を考慮した設計手法を考えることが多く、IPの再利用という手法そのものが、高レベル設計の１つの考え方としてみることもできるため、互いに深い関わりを持っている。
以上、述べてきたように、現在半導体業界では、設計の生産性の問題に対して、新たな設計手法の開発が急務となっている。しかし、残念ながら、この設計の生産性の問題を打破するような新たな設計手法が未だ考案されていないのが現状である。
本研究は、回路の設計生産性の向上のための、IPの再利用を考慮した回路設計法の確立、また、その設計法を実現するための回路設計システムの実現を目的とする。